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IDT709099L
High-Speed 128K x 8 Synchronous Pipelined Dual-Port Static RAM
Timing Waveform of Read Cycle for
Flow-Through Output ( FT /PIPE "X" = V IL ) (3,6)
t CYC1
Industrial and Commercial Temperature Ranges
CLK
CE 0
t CH1
t CL1
CE 1
R/ W
t SC
t SW
t SA
t HC
t HW
t HA
t SC
(4)
t HC
ADDRESS
(5)
An
t CD1
An + 1
t DC
An + 2
An + 3
t CKHZ (1)
DATA OUT
Qn
Qn + 1
Qn + 2
t CKLZ (1)
t OHZ
(1)
t OLZ
(1)
t DC
OE
(2)
t OE
Timing Waveform of Read Cycle for Pipelined Operation
( FT /PIPE "X" = V IH ) (3,6)
t CYC2
4846 drw 07
CLK
CE 0
t CH2
t CL2
t SC
t HC
t SC
t HC
(4)
CE 1
t SB
t HB
R/ W
t SW
t SA
t HW
t HA
(5)
ADDRESS
An
(1 Latency)
An + 1
t CD2
An + 2
t DC
An + 3
DATA OUT
Qn
Qn + 1
Qn + 2
(6)
t CKLZ
(1)
t OHZ
(1)
t OLZ
(1)
OE
(2)
t OE
4846 drw 08
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. OE is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
3. ADS = V IL and CNTRST = V IH .
4. The output is disabled (High-Impedance state) by CE 0 = V IH or CE 1 = V IL following the next rising edge of the clock. Refer to Truth Table 1.
5. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
6. 'X' here denotes Left or Right port. The diagram is with respect to that port.
8
6.42
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